www.elektronik.si Seznam forumov www.elektronik.si
Forum o elektrotehniki in računalništvu
 
 PomočPomoč  IščiIšči  Seznam članovSeznam članov  SkupineSkupine  StatisticsStatistika  AlbumAlbum  DatotekeFilemanager DokumentacijaDocDB LinksPovezave   Registriraj seRegistriraj se 
  PravilaPravila  LinksBolha  PriponkePriponke  KoledarKoledar  ZapiskiZapiski Tvoj profilTvoj profil Prijava za pregled zasebnih sporočilPrijava za pregled zasebnih sporočil PrijavaPrijava 

vhdl povezava zadnjega Carry bita na signal

 
Objavi novo temo   Odgovori na to temo   Printer-friendly version    www.elektronik.si Seznam forumov -> FPGA in CPLD programabilna vezja
Poglej prejšnjo temo :: Poglej naslednjo temo  
Avtor Sporočilo
powerPC
Član
Član



Pridružen-a: Tor 19 Feb 2013 21:59
Prispevkov: 60
Aktiv.: 0.44
Kraj: Postojna

PrispevekObjavljeno: Tor Mar 19, 2013 7:45 pm    Naslov sporočila:  vhdl povezava zadnjega Carry bita na signal Odgovori s citatom

Pozdravljeni,

sem začetnik v vhdl zato je verjetno zadeva vam očitna.

Koda:

entity ndn_alu is
   Port ( X,Y: in STD_LOGIC_VECTOR (7 downto 0);
         S: out STD_LOGIC_VECTOR (7 downto 0);
         nAddSub: in std_logic;
         Negative: out std_logic;
         Cout: out std_logic;
         Overflow: out std_logic;
         Zero: out std_logic   
         );
end ndn_alu;

architecture Alu of ndn_alu is
signal p0: std_logic;
signal outzac: std_logic;

component rc_add_n_bit is
   generic(n: natural :=4);
      port(
            Cin: in std_logic;
            Cout: out std_logic;
            X: in std_logic_vector(n-1 downto 0);
            Y: in std_logic_vector(n-1 downto 0);
            C: inout std_logic_vector(n-1 downto 0);
            S: out std_logic_vector(n-1 downto 0)
         );

   end component;
begin

U1: rc_add_n_bit generic map (n => 8) port map (p0,Cout,X,Y,[b]outzac[/b],S);

end Alu;


Kako lahko povežem zadnji Carry bit, na nek signal. Tisti prejšni so povezani na druge, gre za ripple carry polne seštevalnike. Kako samo zadnji bit povezat drugam?
Nazaj na vrh
Odsoten Poglej uporabnikov profil Pošlji zasebno sporočilo
Pokaži sporočila:   
Objavi novo temo   Odgovori na to temo   Printer-friendly version    www.elektronik.si Seznam forumov -> FPGA in CPLD programabilna vezja Časovni pas GMT + 2 uri, srednjeevropski - poletni čas
Stran 1 od 1

 
Pojdi na:  
Ne, ne moreš dodajati novih tem v tem forumu
Ne, ne moreš odgovarjati na teme v tem forumu
Ne, ne moreš urejati svojih prispevkov v tem forumu
Ne, ne moreš brisati svojih prispevkov v tem forumu
Ne ne moreš glasovati v anketi v tem forumu
Ne, ne moreš pripeti datotek v tem forumu
Ne, ne moreš povleči datotek v tem forumu

Uptime: 48 dni


Powered by phpBB © 2001, 2005 phpBB Group