|
www.elektronik.si Forum o elektrotehniki in računalništvu
|
Poglej prejšnjo temo :: Poglej naslednjo temo |
Avtor |
Sporočilo |
wasu Neznanec
Pridružen-a: Čet 03 Nov 2011 21:37 Prispevkov: 5 Aktiv.: 0.03
|
Objavljeno: Čet Maj 23, 2013 8:20 pm Naslov sporočila: Simulacija FSM stanj |
|
|
Pozdravljeni!
Pri simulaciji vezja imam težavo s prikazom imen stanj FSM. V testbenchu sem definiral tudi signale
Koda: |
type states is (RST, INIT,...);
signal state, return_state : states;
|
Modelsim SE plus 6.5 signale "signal state" in "return_state" sicer prikaže, vendar so v vedno v stanju RST. S funkcijo step gre simulacija tudi v druga stanja, waveform pa vztraja pri stanju rst. Za opis vhdl vezja uporabljam ISE Design Suite 14.1. |
|
Nazaj na vrh |
|
|
wasu Neznanec
Pridružen-a: Čet 03 Nov 2011 21:37 Prispevkov: 5 Aktiv.: 0.03
|
Objavljeno: Tor Maj 28, 2013 6:10 pm Naslov sporočila: |
|
|
Problem rešen. Naredil sem napako ker sem v testbenchu definiral "states type", "state", "return_state". Definicijo le teh sem pobrisal, zagnal modelsim in iz uut v waveform povlekel signala "state" ter "return_state". Nato sem simulacijo restartal in stvar deluje. |
|
Nazaj na vrh |
|
|
|
|
Ne, ne moreš dodajati novih tem v tem forumu Ne, ne moreš odgovarjati na teme v tem forumu Ne, ne moreš urejati svojih prispevkov v tem forumu Ne, ne moreš brisati svojih prispevkov v tem forumu Ne ne moreš glasovati v anketi v tem forumu Ne, ne moreš pripeti datotek v tem forumu Ne, ne moreš povleči datotek v tem forumu
|
Uptime: 76 dni
Powered by phpBB © 2001, 2005 phpBB Group
|