www.elektronik.si
 fpga - prom file

 www.elektronik.si -> FPGA in CPLD programabilna vezja
Avtor: trot, Kraj: glej fogl PrispevekObjavljeno: Pet Sep 02, 2011 8:19 am    Naslov sporočila:  fpga - prom file
----------------------------------------------------------------------------
Sprogramiral sem fpga (direktno) in zadeva deluje. Sedaj bi pa rad naredil prom file za ta program. Tu pa se zatakne. Imam dva proma, zanju sem naredil prom file. Fajla sem zapisal v prom, ampak zadeva ne funkcionira.
Gledal sem različne opcije, če lahko kaj naredim drugače, pa nisem našel te možnosti. Ima kdo kakšno idejo, kaj bi lahko bilo narobe?
Avtor: aly, Kraj: Kranj - struževo PrispevekObjavljeno: Pet Sep 02, 2011 9:05 am    Naslov sporočila:  
----------------------------------------------------------------------------
Ne bi mogel uporabiti enega samega PROMa?
Poglej če najdeš kje kakšen AppNote kako uporabiti dva v seriji.
Program mora biti pravilno razdeljen med oba dva. In pravilno morata biti povezana.

Če se prav spomnim, je treba v prevajalnem orodju še pred prevajanjem nastaviti, s katerim clock-om deluje startup sekvenca. Da nisi pozabil spremeniti iz JTAG Clock na CCLK?
Avtor: trot, Kraj: glej fogl PrispevekObjavljeno: Pet Sep 02, 2011 7:24 pm    Naslov sporočila:  
----------------------------------------------------------------------------
Ne, plata je že narejena, in je taka kot je, tako da promov ne bi spreminjal, pa tudi xilinx se nič ne pritožuje nad "rezanjem" fajla.
Imam pa en demo program, ki je ravno tako razrezan na dva dela in če ga zapečem v proma, zadeva lepo deluje, tako da hardversko je vse ok.

Tudi nastavitve pred prevajanjem sem pogledal, in nisem našel nič kar bi lahko spremenil, tako da sem brez idej.
Avtor: aly, Kraj: Kranj - struževo PrispevekObjavljeno: Pet Sep 02, 2011 7:59 pm    Naslov sporočila:  
----------------------------------------------------------------------------
Je tvoja koda pravilno razrezana; se pravi je začetek v tapravem čipu?
Komnikacijo si pogledal z osciloskopom kaj ven leti?
Avtor: trot, Kraj: glej fogl PrispevekObjavljeno: Sob Sep 03, 2011 11:36 am    Naslov sporočila:  
----------------------------------------------------------------------------
"Je tvoja koda pravilno razrezana; se pravi je začetek v tapravem čipu?"
To nisem prepričan, ampak sem pregledal vse možnosti, in drugače ni možno narediti (vsaj da bi jaz vedel ne).

"Komnikacijo si pogledal z osciloskopom kaj ven leti?"
Kaj leti ven iz česa? proma? Nimam osciloskopa s spominom.

Mislim da bi moral bit ptoblem v generaciji fajla za prom, ker,
če zapečem program direktno na fpga dela,
če naložim delujoč demo program v prom tudi dela
če pa iz tega mojega delujočega programa naredim prom file, in naložim v prom, pa ne dela
Avtor: aly, Kraj: Kranj - struževo PrispevekObjavljeno: Sob Sep 03, 2011 12:57 pm    Naslov sporočila:  
----------------------------------------------------------------------------
Kot jaz vidim sta samo dve možnosti.
Napačen startup clock ali čipa zamenjana med sabo.
Poskusi naresti en najbolj osnoven program - ledico na 1.
Avtor: trot, Kraj: glej fogl PrispevekObjavljeno: Ned Sep 04, 2011 1:52 pm    Naslov sporočila:  
----------------------------------------------------------------------------
Sem poskusil še enostaven program z ledico. Tole je koda in še nastavitve, kjer se vidi da imam izbrano CCLK. Rezultat pa je še vedno isti - če naložim direktno v FPGA zadeva dela, če pa naložim v prom pa ne.

V programu za izdelavo prom fajla sta proma postavljena tako kot v Boundary scan-u. Da bi pa sama fajla med sabo zamenjal se pa ne da, ker je en večji in se ga ne da zapečt v manjši prom.

Ne štekam...
Avtor: aly, Kraj: Kranj - struževo PrispevekObjavljeno: Ned Sep 04, 2011 8:12 pm    Naslov sporočila:  
----------------------------------------------------------------------------
Jaz tudi ne.
Kaj pa pravi DONE pin?
Ta spremeni stanje, ko se startup sekvenca zaključi. In neke opcije imaš okoli tega. Jaz bi vključil obe: Internal Done Pipe in Drive Pin
Avtor: trot, Kraj: glej fogl PrispevekObjavljeno: Tor Sep 06, 2011 1:45 pm    Naslov sporočila:  
----------------------------------------------------------------------------
Evo sem rešil... pa sta bila res čipa zamenjana med sabo. Tam ko generiram fajl za prom sem obrnil vrstni red. Ampak logike pa ne vidim v tem... zdaj je ravno obratno kot kaže boundary scan...

Hvala! Mr. Green
Avtor: aly, Kraj: Kranj - struževo PrispevekObjavljeno: Tor Sep 06, 2011 4:56 pm    Naslov sporočila:  
----------------------------------------------------------------------------
E, včasih je treba poskusit mogoče in nemogoče kombinacije.

Tebe je verjetno zmotilo to, ker je boundary scan poopolnoma ločena veriga od CCLK verige.
Preko boundary scan-a ti vpisuješ podatke. V FPGA pa se pretočijo po drugih žicah in je lahko povezano v "pravilnem" ali tudi v obratnem vrstnem redu.
Stran 1 od 1

Powered by phpBB © 2001,2002 phpBB Group