www.elektronik.si Seznam forumov www.elektronik.si
Forum o elektrotehniki in računalništvu
 
 PomočPomoč  IščiIšči  Seznam članovSeznam članov  SkupineSkupine  StatisticsStatistika  AlbumAlbum  DatotekeFilemanager DokumentacijaDocDB LinksPovezave   Registriraj seRegistriraj se 
  PravilaPravila  LinksBolha  PriponkePriponke  KoledarKoledar  ZapiskiZapiski Tvoj profilTvoj profil Prijava za pregled zasebnih sporočilPrijava za pregled zasebnih sporočil PrijavaPrijava 

fpga - INOUT

 
Objavi novo temo   Odgovori na to temo   Printer-friendly version    www.elektronik.si Seznam forumov -> FPGA in CPLD programabilna vezja
Poglej prejšnjo temo :: Poglej naslednjo temo  
Avtor Sporočilo
trot
Član
Član



Pridružen-a: Čet 18 Jan 2007 20:25
Prispevkov: 1270
Aktiv.: 6.07
Kraj: glej fogl

PrispevekObjavljeno: Pet Feb 01, 2013 11:45 am    Naslov sporočila:  fpga - INOUT Odgovori s citatom

Fpga bi rad priključil na parallel port z dvosmerno komunikacijo. Se pravi bodo pini na fpga-ju INOUT. Ni mi povsem jasno kako naj to izvedem:

1. Če prav razumem moram za to uporabit IOBUF:
IOBUF_inst : IOBUF
generic map (DRIVE => 12, IBUF_DELAY_VALUE => "0", IFD_DELAY_VALUE => "AUTO", IOSTANDARD => "DEFAULT", SLEW => "SLOW")
port map (
O => O, -- Buffer output
IO => IO, -- Buffer inout port (connect directly to top-level port)
I => I, -- Buffer input
T => T-- 3-state enable input
);
Se pravi mora moja koda krmiliti O, I in T - tri signale (ne samo enega)? IO pa je hardverski pin fpga-ja?

2. Lpt-port ima TTL logiko, se pravi moram na fpga-ju tudi nastavit TTL logiko vrat? Je možno zadevo zrealizirat tako, da v nobenem primeru ne morem nič skurit? Ne bi namreč rad da bi fpga slučajno deloval kot OUT in dal na izhod 0, lpt port pa ravno tako kot OUT in dal na izhod 1 (ali obratno).

_________________
lp, Klemen
Nazaj na vrh
Skrit Poglej uporabnikov profil Pošlji zasebno sporočilo
chaos
Član
Član



Pridružen-a: Sob 16 Sep 2006 22:12
Prispevkov: 1063
Aktiv.: 4.98
Kraj: Zagorje ob Savi

PrispevekObjavljeno: Pet Feb 01, 2013 2:48 pm    Naslov sporočila:   Odgovori s citatom

Da, uporabis t.i. tri-state buffer. Krmilis dva signala (T in O), enega beres (I).

Tako imas en sam pin na top-level (IO), tvoja logika je pa prikljucena na ostale tri.

LPT port uporablja 5V logiko (lahko je tudi samo 3.3V), tako da nastavi te pine na FPGA-ju na 3.3V LVTTL, ki so naceloma kompatibilni z Hi/Lo nivoji 5V TTL, razen vhod v FPGA je previsok in je pametno pin zascititi najmanj z enim uporom, se raje v kombinaciji z eno npr. BAT54S diodo, najbolje pa kar z dvosmernim level translatorjem (npr. quickswitch).

Ce bos imel taksno zascito, se ni potrebno bati, da bi kaj skuril v normalnih okoliscinah. Ce bos zvezal direktno ali samo z uporom, zna iti pin FPGA-ja.

LP!
Nazaj na vrh
Odsoten Poglej uporabnikov profil Pošlji zasebno sporočilo
Pokaži sporočila:   
Objavi novo temo   Odgovori na to temo   Printer-friendly version    www.elektronik.si Seznam forumov -> FPGA in CPLD programabilna vezja Časovni pas GMT + 2 uri, srednjeevropski - poletni čas
Stran 1 od 1

 
Pojdi na:  
Ne, ne moreš dodajati novih tem v tem forumu
Ne, ne moreš odgovarjati na teme v tem forumu
Ne, ne moreš urejati svojih prispevkov v tem forumu
Ne, ne moreš brisati svojih prispevkov v tem forumu
Ne ne moreš glasovati v anketi v tem forumu
Ne, ne moreš pripeti datotek v tem forumu
Ne, ne moreš povleči datotek v tem forumu

Uptime: 48 dni


Powered by phpBB © 2001, 2005 phpBB Group