www.elektronik.si Seznam forumov www.elektronik.si
Forum o elektrotehniki in računalništvu
 
 PomočPomoč  IščiIšči  Seznam članovSeznam članov  SkupineSkupine  StatisticsStatistika  AlbumAlbum  DatotekeFilemanager DokumentacijaDocDB LinksPovezave   Registriraj seRegistriraj se 
  PravilaPravila  LinksBolha  PriponkePriponke  KoledarKoledar  ZapiskiZapiski Tvoj profilTvoj profil Prijava za pregled zasebnih sporočilPrijava za pregled zasebnih sporočil PrijavaPrijava 

Simulacija FSM stanj

 
Objavi novo temo   Odgovori na to temo   Printer-friendly version    www.elektronik.si Seznam forumov -> FPGA in CPLD programabilna vezja
Poglej prejšnjo temo :: Poglej naslednjo temo  
Avtor Sporočilo
wasu
Neznanec
Neznanec



Pridružen-a: Čet 03 Nov 2011 21:37
Prispevkov: 5
Aktiv.: 0.03

PrispevekObjavljeno: Čet Maj 23, 2013 8:20 pm    Naslov sporočila:  Simulacija FSM stanj Odgovori s citatom

Pozdravljeni!

Pri simulaciji vezja imam težavo s prikazom imen stanj FSM. V testbenchu sem definiral tudi signale

Koda:

type states is (RST, INIT,...);
signal state, return_state : states;


Modelsim SE plus 6.5 signale "signal state" in "return_state" sicer prikaže, vendar so v vedno v stanju RST. S funkcijo step gre simulacija tudi v druga stanja, waveform pa vztraja pri stanju rst. Za opis vhdl vezja uporabljam ISE Design Suite 14.1.
Nazaj na vrh
Odsoten Poglej uporabnikov profil Pošlji zasebno sporočilo
wasu
Neznanec
Neznanec



Pridružen-a: Čet 03 Nov 2011 21:37
Prispevkov: 5
Aktiv.: 0.03

PrispevekObjavljeno: Tor Maj 28, 2013 6:10 pm    Naslov sporočila:   Odgovori s citatom

Problem rešen. Naredil sem napako ker sem v testbenchu definiral "states type", "state", "return_state". Definicijo le teh sem pobrisal, zagnal modelsim in iz uut v waveform povlekel signala "state" ter "return_state". Nato sem simulacijo restartal in stvar deluje.
Nazaj na vrh
Odsoten Poglej uporabnikov profil Pošlji zasebno sporočilo
Pokaži sporočila:   
Objavi novo temo   Odgovori na to temo   Printer-friendly version    www.elektronik.si Seznam forumov -> FPGA in CPLD programabilna vezja Časovni pas GMT + 2 uri, srednjeevropski - poletni čas
Stran 1 od 1

 
Pojdi na:  
Ne, ne moreš dodajati novih tem v tem forumu
Ne, ne moreš odgovarjati na teme v tem forumu
Ne, ne moreš urejati svojih prispevkov v tem forumu
Ne, ne moreš brisati svojih prispevkov v tem forumu
Ne ne moreš glasovati v anketi v tem forumu
Ne, ne moreš pripeti datotek v tem forumu
Ne, ne moreš povleči datotek v tem forumu

Uptime: 48 dni


Powered by phpBB © 2001, 2005 phpBB Group