www.elektronik.si Seznam forumov www.elektronik.si
Forum o elektrotehniki in računalništvu
 
 PomočPomoč  IščiIšči  Seznam članovSeznam članov  SkupineSkupine  StatisticsStatistika  AlbumAlbum  DatotekeFilemanager DokumentacijaDocDB LinksPovezave   Registriraj seRegistriraj se 
  PravilaPravila  LinksBolha  PriponkePriponke  KoledarKoledar  ZapiskiZapiski Tvoj profilTvoj profil Prijava za pregled zasebnih sporočilPrijava za pregled zasebnih sporočil PrijavaPrijava 

Napaka pri Translate

 
Objavi novo temo   Odgovori na to temo   Printer-friendly version    www.elektronik.si Seznam forumov -> FPGA in CPLD programabilna vezja
Poglej prejšnjo temo :: Poglej naslednjo temo  
Avtor Sporočilo
nakamichi
Član
Član



Pridružen-a: Pon 21 Avg 2006 18:51
Prispevkov: 845
Aktiv.: 3.94
Kraj: Nova Gorica

PrispevekObjavljeno: Čet Avg 27, 2009 10:44 pm    Naslov sporočila:  Napaka pri Translate Odgovori s citatom

Pojavi se mi sledeča napaka:

Koda:
NgdBuild:604 - logical block 'R0' with type 'test_rom_4096_32' could not be resolved. A pin name misspelling can cause this, a missing edif or ngc file, or the misspelling of a type name. Symbol 'test_rom_4096_32' is not supported in target 'aspartan3'.


Problem očitno tiči v ROMu, ki ga je zgeneriral CoreGen. Nekaj informacij je našel stric Google a nikjer ni rešitve, ki bi v mojem primeru delovala. Je mogoče že kdo domač s to težavo?

L.P.,
Miha
Nazaj na vrh
Odsoten Poglej uporabnikov profil Pošlji zasebno sporočilo MSN Messenger - naslov
dpavli
Član
Član



Pridružen-a: Čet 25 Jan 2007 9:19
Prispevkov: 121
Aktiv.: 0.58

PrispevekObjavljeno: Čet Avg 27, 2009 11:42 pm    Naslov sporočila:   Odgovori s citatom

Odpri HDL model od ROM-a, ki ti ga je zgeneriral CG, in prepiši ven entity.

Si instantiral kakšne constrainte v zvezi s tem ROM-om?

LPd
Nazaj na vrh
Odsoten Poglej uporabnikov profil Pošlji zasebno sporočilo Pošlji E-sporočilo
nakamichi
Član
Član



Pridružen-a: Pon 21 Avg 2006 18:51
Prispevkov: 845
Aktiv.: 3.94
Kraj: Nova Gorica

PrispevekObjavljeno: Čet Avg 27, 2009 11:47 pm    Naslov sporočila:   Odgovori s citatom

Koda:
   COMPONENT test_rom_4096_32
   PORT(
      clka : IN std_logic;
      addra : IN std_logic_vector(11 downto 0);         
      douta : OUT std_logic_vector(31 downto 0)
      );
   END COMPONENT;

begin

   R0: test_rom_4096_32 PORT MAP(
      clka => clk_lcd,
      addra => adress,
      douta => data
   );


Zadeva je instantirana v moji kodi na tak način.

HDL koda ROMa pa je:
Koda:
LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
-- synthesis translate_off
Library XilinxCoreLib;
-- synthesis translate_on
ENTITY test_rom_4096_32 IS
   port (
   clka: IN std_logic;
   addra: IN std_logic_VECTOR(11 downto 0);
   douta: OUT std_logic_VECTOR(31 downto 0));
END test_rom_4096_32;

ARCHITECTURE test_rom_4096_32_a OF test_rom_4096_32 IS
-- synthesis translate_off
component wrapped_test_rom_4096_32
   port (
   clka: IN std_logic;
   addra: IN std_logic_VECTOR(11 downto 0);
   douta: OUT std_logic_VECTOR(31 downto 0));
end component;

-- Configuration specification
   for all : wrapped_test_rom_4096_32 use entity XilinxCoreLib.blk_mem_gen_v2_6(behavioral)
      generic map(
         c_has_regceb => 0,
         c_has_regcea => 0,
         c_mem_type => 3,
         c_prim_type => 1,
         c_sinita_val => "0",
         c_read_width_b => 32,
         c_family => "spartan3",
         c_read_width_a => 32,
         c_disable_warn_bhv_coll => 0,
         c_write_mode_b => "WRITE_FIRST",
         c_init_file_name => "test_rom_4096_32.mif",
         c_write_mode_a => "WRITE_FIRST",
         c_mux_pipeline_stages => 0,
         c_has_mem_output_regs_b => 0,
         c_load_init_file => 0,
         c_xdevicefamily => "spartan3",
         c_has_mem_output_regs_a => 0,
         c_write_depth_b => 4096,
         c_write_depth_a => 4096,
         c_has_ssrb => 0,
         c_has_mux_output_regs_b => 0,
         c_has_ssra => 0,
         c_has_mux_output_regs_a => 1,
         c_addra_width => 12,
         c_addrb_width => 12,
         c_default_data => "5555",
         c_use_ecc => 0,
         c_algorithm => 1,
         c_disable_warn_bhv_range => 0,
         c_write_width_b => 32,
         c_write_width_a => 32,
         c_read_depth_b => 4096,
         c_read_depth_a => 4096,
         c_byte_size => 9,
         c_sim_collision_check => "ALL",
         c_use_ramb16bwer_rst_bhv => 0,
         c_common_clk => 0,
         c_wea_width => 1,
         c_has_enb => 0,
         c_web_width => 1,
         c_has_ena => 0,
         c_sinitb_val => "0",
         c_use_byte_web => 0,
         c_use_byte_wea => 0,
         c_use_default_data => 1);
-- synthesis translate_on
BEGIN
-- synthesis translate_off
U0 : wrapped_test_rom_4096_32
      port map (
         clka => clka,
         addra => addra,
         douta => douta);
-- synthesis translate_on

END test_rom_4096_32_a;

Nazaj na vrh
Odsoten Poglej uporabnikov profil Pošlji zasebno sporočilo MSN Messenger - naslov
Glitch
Član
Član



Pridružen-a: Pet 07 Apr 2006 11:40
Prispevkov: 1477
Aktiv.: 6.75

PrispevekObjavljeno: Čet Avg 27, 2009 11:52 pm    Naslov sporočila:   Odgovori s citatom

Xilinx ISE is like a box of bugs. You never know what you gonna get. Mr. Green

Zakaj ti pa napise, da nekaj not supported? Verjetno si pokljukal nekaj, kar ni dobro podprto ali pa ti celo manjkajo dodatni moduli v projektu.

Drugace pa... kateri ISE, kateri spartan, katero to, katero uno.

_________________
Answers: $1, Short: $5, Correct: $25, dumb looks are still free.
Nazaj na vrh
Skrit Poglej uporabnikov profil Pošlji zasebno sporočilo Pošlji E-sporočilo
nakamichi
Član
Član



Pridružen-a: Pon 21 Avg 2006 18:51
Prispevkov: 845
Aktiv.: 3.94
Kraj: Nova Gorica

PrispevekObjavljeno: Pet Avg 28, 2009 12:15 am    Naslov sporočila:   Odgovori s citatom

ISE 9.2.04i, Xilinx spartan3 xc3s200. ROM je zgeneriran z CoreGen in sicer Block Memory Generator, ki podpira spartan3 in tudi pravi je izbran.

Koda:
c_xdevicefamily => "spartan3",


L.P.,
Miha
Nazaj na vrh
Odsoten Poglej uporabnikov profil Pošlji zasebno sporočilo MSN Messenger - naslov
dpavli
Član
Član



Pridružen-a: Čet 25 Jan 2007 9:19
Prispevkov: 121
Aktiv.: 0.58

PrispevekObjavljeno: Pet Avg 28, 2009 12:25 pm    Naslov sporočila:   Odgovori s citatom

Imaš dodan core v projekt (desna tipka med sources --> add source)?

Si dodal XCO ali XAW datoteko? Ali morda kar generirano VHDL datoteko?

Po tvojem errorju sodeč zgleda, kot da ne najde komponente test_rom_4096_32.

LPd
Nazaj na vrh
Odsoten Poglej uporabnikov profil Pošlji zasebno sporočilo Pošlji E-sporočilo
nakamichi
Član
Član



Pridružen-a: Pon 21 Avg 2006 18:51
Prispevkov: 845
Aktiv.: 3.94
Kraj: Nova Gorica

PrispevekObjavljeno: Sob Avg 29, 2009 6:15 pm    Naslov sporočila:   Odgovori s citatom

Sem dodal VHDL datoteko.

L.P.,
Miha
Nazaj na vrh
Odsoten Poglej uporabnikov profil Pošlji zasebno sporočilo MSN Messenger - naslov
dpavli
Član
Član



Pridružen-a: Čet 25 Jan 2007 9:19
Prispevkov: 121
Aktiv.: 0.58

PrispevekObjavljeno: Ned Avg 30, 2009 11:59 am    Naslov sporočila:   Odgovori s citatom

Bala. Cleanup Project Files ni zalegel?
Nazaj na vrh
Odsoten Poglej uporabnikov profil Pošlji zasebno sporočilo Pošlji E-sporočilo
nakamichi
Član
Član



Pridružen-a: Pon 21 Avg 2006 18:51
Prispevkov: 845
Aktiv.: 3.94
Kraj: Nova Gorica

PrispevekObjavljeno: Pon Sep 14, 2009 11:07 pm    Naslov sporočila:   Odgovori s citatom

In uspelo je, stvar je tako neumna, da glava boli. Ko je generiralo IP je seveda le-ta bil v svoji podmapi iz katere sem tudi klical .vhd od tega IPja in v njej je bila tudi .ngc datotega od tega jedra. ISE pa ni tako pameten, da bi pogledal po celem projektu ampak samo po glavi mapi in zato datoteke .ngc ni najdel, ko pa sem jo skopiral v glavno mapo je zadeva zaživela.

L.P.,
Miha
Nazaj na vrh
Odsoten Poglej uporabnikov profil Pošlji zasebno sporočilo MSN Messenger - naslov
Pokaži sporočila:   
Objavi novo temo   Odgovori na to temo   Printer-friendly version    www.elektronik.si Seznam forumov -> FPGA in CPLD programabilna vezja Časovni pas GMT + 2 uri, srednjeevropski - poletni čas
Stran 1 od 1

 
Pojdi na:  
Ne, ne moreš dodajati novih tem v tem forumu
Ne, ne moreš odgovarjati na teme v tem forumu
Ne, ne moreš urejati svojih prispevkov v tem forumu
Ne, ne moreš brisati svojih prispevkov v tem forumu
Ne ne moreš glasovati v anketi v tem forumu
Ne, ne moreš pripeti datotek v tem forumu
Ne, ne moreš povleči datotek v tem forumu

Uptime: 48 dni


Powered by phpBB © 2001, 2005 phpBB Group