|
www.elektronik.si Forum o elektrotehniki in računalništvu
|
Poglej prejšnjo temo :: Poglej naslednjo temo |
Avtor |
Sporočilo |
trot Član
Pridružen-a: Čet 18 Jan 2007 20:25 Prispevkov: 1270 Aktiv.: 6.02 Kraj: glej fogl
|
|
Nazaj na vrh |
|
|
Glitch Član
Pridružen-a: Pet 07 Apr 2006 11:40 Prispevkov: 1477 Aktiv.: 6.69
|
Objavljeno: Tor Dec 09, 2008 10:43 am Naslov sporočila: |
|
|
Se meni samo zdi ali pa ti prehitevaš po desni?
_________________ Answers: $1, Short: $5, Correct: $25, dumb looks are still free. |
|
Nazaj na vrh |
|
|
trot Član
Pridružen-a: Čet 18 Jan 2007 20:25 Prispevkov: 1270 Aktiv.: 6.02 Kraj: glej fogl
|
Objavljeno: Tor Dec 09, 2008 10:51 am Naslov sporočila: |
|
|
Zakaj, saj je samo demo koda?
_________________ lp, Klemen |
|
Nazaj na vrh |
|
|
Glitch Član
Pridružen-a: Pet 07 Apr 2006 11:40 Prispevkov: 1477 Aktiv.: 6.69
|
Objavljeno: Tor Dec 09, 2008 12:07 pm Naslov sporočila: |
|
|
Zato, ker v nekaterih temah sprašuješ zelo osnovna vprašanja, sedaj si se pa spravil na wishbone.
_________________ Answers: $1, Short: $5, Correct: $25, dumb looks are still free. |
|
Nazaj na vrh |
|
|
trot Član
Pridružen-a: Čet 18 Jan 2007 20:25 Prispevkov: 1270 Aktiv.: 6.02 Kraj: glej fogl
|
Objavljeno: Tor Dec 09, 2008 12:52 pm Naslov sporočila: |
|
|
In ker zdej vem odgovor na osnovna vprašanja lahko preizkusim še bolj resna tako da če veš odgovor, bi te prosil če ga deliš z nami
_________________ lp, Klemen |
|
Nazaj na vrh |
|
|
Glitch Član
Pridružen-a: Pet 07 Apr 2006 11:40 Prispevkov: 1477 Aktiv.: 6.69
|
Objavljeno: Tor Dec 09, 2008 1:41 pm Naslov sporočila: |
|
|
Glede na tvoj tip vprašanja zakaj ne funkcionira sledi tudi odgovor ker je nekaj narobe.
Nekaj vprašanj na katera ne odgovarjaš meni ampak sebi. Kaj pa sploh pričakuješ od te demo kode? Kaj je wishbone? Zakaj je signal rdeč?
P.S.
Sem mislil malce pogledati kaj to je (ker trenutno že poganjam neke simulacije), vendar mi ni do tega, da bi se registriral. Pa še odpor imam do VHDLa (pa tudi licence nimam).
_________________ Answers: $1, Short: $5, Correct: $25, dumb looks are still free. |
|
Nazaj na vrh |
|
|
trot Član
Pridružen-a: Čet 18 Jan 2007 20:25 Prispevkov: 1270 Aktiv.: 6.02 Kraj: glej fogl
|
Objavljeno: Tor Dec 09, 2008 2:11 pm Naslov sporočila: |
|
|
Koda je v priponki. To je samo en wb master modul, ki komunicira z ram-om. Nekaj bi moral zapisat in nekaj prebrat. Ampak če zadeve ne spreminjam, bi to najbrž moralo delovat, pa ne (vsaj meni ne).
Opis: |
|
Download |
Ime datoteke: |
wishbone_bfm.tar.gz |
Velikost datoteke: |
15.76 KB |
Downloadano: |
4 krat |
_________________ lp, Klemen |
|
Nazaj na vrh |
|
|
chaos Član
Pridružen-a: Sob 16 Sep 2006 22:12 Prispevkov: 1063 Aktiv.: 4.94 Kraj: Zagorje ob Savi
|
Objavljeno: Tor Dec 09, 2008 2:12 pm Naslov sporočila: |
|
|
Hm...
Mogoče bi začel s tem, da bi si prebral, kako wishbone vodilo deluje.
http://www.opencores.org/projects.cgi/web/wishbone/wbspec_b3.pdf
Tako ti bo vsaj jasno, kaj je narobe, kako se naredi cikel, kako slave odgovori, kateri signali so v uporabi ... z buljenjem v signale boš bolj malo naredil.
Potem si pa mogoče napiši svoj wishbone slave (pač nek fake ram), in po vzoru tega, ki si ga prilepil, naredi enega masterja, ki dela cikle na vodilu. Tako ti bo precej bolj jasno, ni pa to nič ekstremno težkega.
Kar takole uporabit projekt nekoga drugega, za katerega ne veš, če sploh deluje, in potem malo brisati kodo, ni pravi način, sploh če ne razumeš, kaj se dogaja.
Samo nasvet ...
Aja p.s.: kaj si pa od te kode sploh pričakoval? A imaš kakšnega wishbone slave-a, ki bi ga rad testiral?
LP!
edit: čisto takole na pamet, kolikor se spomnem wishbone-a, imaš stvar v resetu, razen v prvem ciklu.
|
|
Nazaj na vrh |
|
|
aly Član
Pridružen-a: Tor 28 Sep 2004 14:51 Prispevkov: 9407 Aktiv.: 42.02 Kraj: Kranj - struževo
|
Objavljeno: Tor Dec 09, 2008 2:17 pm Naslov sporočila: |
|
|
trot je napisal/a: |
Gledam možnosti, da bi fpga priključil na pci, pa mi ni jasno, zakaj xilinx sploh prodaja neke PCI IP core, pri čemer pane ponuja čipa, za katerega garantira da bo deloval. To je kr neki |
trot je napisal/a: |
Signale, ki sem jih naredil za en enostaven projekt bi rad pripeljal na zunanje pine fpga-ja. Problem je, da mi v oknu, kjer signalom določam pine rx signala sploh ne pokaže, tako da mu tudi ne morem določit pina. |
trot je napisal/a: |
Gledam vhdl ukaz after s katerim lahko narediš neko časovno zakasnitev, primer: Y1 <= not (A and B) after 7 ns;
ni mi pa jasno, kako se to v fpga-ju doseže. |
trot je napisal/a: |
Gledam demo ... meni ne deluje.
zbrisal sem wb_init in wb_rst ukaza, potem pa zadeva obtiči takoj po prvem poslanem podatku. |
Najprej PCI, nato osnove.
Ne gre to tako.
Meni se ne da več.
_________________ I'm going to stand outside, so if anyone asks, I'm outstanding |
|
Nazaj na vrh |
|
|
trot Član
Pridružen-a: Čet 18 Jan 2007 20:25 Prispevkov: 1270 Aktiv.: 6.02 Kraj: glej fogl
|
Objavljeno: Tor Dec 09, 2008 2:43 pm Naslov sporočila: |
|
|
Aly, če misliš pomagat pomagaj, če ne pa ne...tukaj ni kaj razpravljat...
Sej te specifikacije wishbona sem pogledal ampak so kar obsežne. Zato sem si zamislil tale primer na katerem bi se igral in počasi ugotovil kako zadeva deluje. Nič drugega nisem pričakoval od te kode razen to kar piše v ukazih za master - nekaj branj in pisanj v ram. Predvideval sem da ta projekt deluje, zato sprašujem če delam kaj narobe, ker se mi zdi čudno da bi nekdo na OC objavil nedelujoč projekt.
_________________ lp, Klemen |
|
Nazaj na vrh |
|
|
trot Član
Pridružen-a: Čet 18 Jan 2007 20:25 Prispevkov: 1270 Aktiv.: 6.02 Kraj: glej fogl
|
Objavljeno: Čet Dec 11, 2008 2:29 pm Naslov sporočila: |
|
|
Da povem še rešitev, da se ne bo še kdo lomu s tem. Če greš v ise simulatorju korak za korakom čez simulacijo, in ko prideš do ukaza ko kliče wb_rst proceduro zadeva tam obtiči in ne gre nikamor več (sploh ne skoči v proceduro tako kot pri wb_init). Samo še clk se spreminja. Potem sem celotno proceduro skopiral na mesto klica - v tem primeru pa je obstal na wait until falling_edge( bus_c.clk ). clk se je spreminjal, ampak simulator sploh ni odreagiral.
Koda: |
procedure wb_rst (
constant no_of_clocks : in integer;
signal reset : out std_logic;
signal bus_c : inout bus_cycle
) is
begin
bus_c.c_type <= bus_rst;
bus_c.stb <= '0';
bus_c.cyc <= '0';
reset <= '1';
for n in 1 to no_of_clocks loop
wait until falling_edge( bus_c.clk );
end loop;
reset <= '0';
wait until rising_edge( bus_c.clk);
end procedure wb_rst;
|
Potem sem pa inštaliral ModelSim, zadevo pognal in zadeva deluje v prvem poskusu.
Tolk o ise simulatorju, očitno mu ni za zaupat, ali ima kakšne svoje specifične ukaze?
_________________ lp, Klemen |
|
Nazaj na vrh |
|
|
damjango Član
Pridružen-a: Pon 03 Sep 2012 7:56 Prispevkov: 722 Aktiv.: 5.06 Kraj: Murska Sobota
|
Objavljeno: Pon Dec 23, 2013 7:21 pm Naslov sporočila: wishbone vga display driver |
|
|
Pri enem projektu uporabljam v Altium Designerju komponento Wishbone Vga Display Driver. Ko želim sintetizirati shemo, javi napako:
"Failed to find Wishbone Display Driver Model Archive: C:\DOCUMENTS AND SETTINGS\ALL USERS\DOCUMENTS\ALTIUM\AD 10\LIBRARY\EDIF\\\Vga32.ZIP"
Komponenta je iz knijižnice FPGA Peripherals(Wishbone).IntLib
|
|
Nazaj na vrh |
|
|
tilz0R Član
Pridružen-a: Čet 31 Maj 2012 15:39 Prispevkov: 898 Aktiv.: 6.16 Kraj: Črnomelj
|
Objavljeno: Pon Dec 23, 2013 8:18 pm Naslov sporočila: Re: wishbone vga display driver |
|
|
damjango je napisal/a: |
Pri enem projektu uporabljam v Altium Designerju komponento Wishbone Vga Display Driver. Ko želim sintetizirati shemo, javi napako:
"Failed to find Wishbone Display Driver Model Archive: C:\DOCUMENTS AND SETTINGS\ALL USERS\DOCUMENTS\ALTIUM\AD 10\LIBRARY\EDIF\\\Vga32.ZIP"
Komponenta je iz knijižnice FPGA Peripherals(Wishbone).IntLib |
Vprašaj v "Altium" temo na forumu. Zagotovo bo kdo vedel.
_________________ Knowledge sharing is caring.
majerle.eu | stm32f4-discovery.net |
|
Nazaj na vrh |
|
|
|
|
Ne, ne moreš dodajati novih tem v tem forumu Ne, ne moreš odgovarjati na teme v tem forumu Ne, ne moreš urejati svojih prispevkov v tem forumu Ne, ne moreš brisati svojih prispevkov v tem forumu Ne ne moreš glasovati v anketi v tem forumu Ne, ne moreš pripeti datotek v tem forumu Ne, ne moreš povleči datotek v tem forumu
|
Uptime: 102 dni
Powered by phpBB © 2001, 2005 phpBB Group
|