www.elektronik.si Seznam forumov www.elektronik.si
Forum o elektrotehniki in računalništvu
 
 PomočPomoč  IščiIšči  Seznam članovSeznam članov  SkupineSkupine  StatisticsStatistika  AlbumAlbum  DatotekeFilemanager DokumentacijaDocDB LinksPovezave   Registriraj seRegistriraj se 
  PravilaPravila  LinksBolha  PriponkePriponke  KoledarKoledar  ZapiskiZapiski Tvoj profilTvoj profil Prijava za pregled zasebnih sporočilPrijava za pregled zasebnih sporočil PrijavaPrijava 

VHDL delavnica 1 - vprašanja
Pojdi na stran Prejšnja  1, 2
 
Objavi novo temo   Odgovori na to temo   Printer-friendly version    www.elektronik.si Seznam forumov -> FPGA in CPLD programabilna vezja
Poglej prejšnjo temo :: Poglej naslednjo temo  
Avtor Sporočilo
chaos
Član
Član



Pridružen-a: Sob 16 Sep 2006 22:12
Prispevkov: 1063
Aktiv.: 4.66
Kraj: Zagorje ob Savi
PrispevekObjavljeno: Ned Jan 20, 2008 8:40 pm    Naslov sporočila:   Odgovori s citatom
aly je napisal/a:

Še eno stvar sem pozabil omeniti na delavnici - s signali višjih frekvenc na vhodih so lahko težave in nepravilno delovanje. Razlog tega je, da niven signal ni neskončno hiter, ampak imajo vsi nek rise-time. Če FPGA / CPLD (ki je sicer zelo hiter) "posempla" ta vhodni signal točno na mestu, kjer je vhod nekje na sredini med maso in Vccio (okrog 1,65V), se ne more odločiti, ali je 1 ali 0. In s tem lahko zagrabi napačno stanje.

Problem se dokaj enostavno reši tako, da se vsak signal takoj po vstopu v čip pelje skozi en D-FF, ki teče na sistemski uri. S tem sicer dobimo zakasnitev za 1-CLK cikel, ampak v veliki večini primerov je to povsem sprejemljivo.


Hm ... ne vidim, kako to reši problem. Signal se vseeno sempla na rising edge od clocka, če ga pa tako poregistriraš, ga pač en clock kasneje uporabiš, kakršen koli je že bil ...

LP!
Nazaj na vrh
Odsoten Poglej uporabnikov profil Pošlji zasebno sporočilo
aly
Član
Član



Pridružen-a: Tor 28 Sep 2004 14:51
Prispevkov: 9407
Aktiv.: 39.71
Kraj: Kranj - struževo
PrispevekObjavljeno: Ned Jan 20, 2008 9:02 pm    Naslov sporočila:   Odgovori s citatom
Meni se je tudi zdelo čudno, ampak deluje.
Seveda je važno tudi to, da se v sinhronem vezju ne uporablja enega signala "od zunaj" (ker je asinhron) ampak je vedno posemplan pred uporabo.
_________________
I'm going to stand outside, so if anyone asks, I'm outstanding Smile
Nazaj na vrh
Skrit Poglej uporabnikov profil Pošlji zasebno sporočilo Obišči avtorjevo spletno stran MSN Messenger - naslov
chaos
Član
Član



Pridružen-a: Sob 16 Sep 2006 22:12
Prispevkov: 1063
Aktiv.: 4.66
Kraj: Zagorje ob Savi
PrispevekObjavljeno: Pon Jan 21, 2008 12:31 am    Naslov sporočila:   Odgovori s citatom
aly je napisal/a:

Seveda je važno tudi to, da se v sinhronem vezju ne uporablja enega signala "od zunaj" (ker je asinhron) ampak je vedno posemplan pred uporabo.


Ja to je res. Tudi jaz večinoma poregistriram zunanje vhode, preden kaj delam z njimi, to je (menda) dobra praksa ...

LP!
Nazaj na vrh
Odsoten Poglej uporabnikov profil Pošlji zasebno sporočilo
Pokaži sporočila:   
Objavi novo temo   Odgovori na to temo   Printer-friendly version    www.elektronik.si Seznam forumov -> FPGA in CPLD programabilna vezja Časovni pas GMT + 2 uri, srednjeevropski - poletni čas
Pojdi na stran Prejšnja  1, 2
Stran 2 od 2

 
Pojdi na:  
Ne, ne moreš dodajati novih tem v tem forumu
Ne, ne moreš odgovarjati na teme v tem forumu
Ne, ne moreš urejati svojih prispevkov v tem forumu
Ne, ne moreš brisati svojih prispevkov v tem forumu
Ne ne moreš glasovati v anketi v tem forumu
Ne, ne moreš pripeti datotek v tem forumu
Ne, ne moreš povleči datotek v tem forumu

Uptime: 493 dni


Powered by phpBB © 2001, 2005 phpBB Group