www.elektronik.si Seznam forumov www.elektronik.si
Forum o elektrotehniki in računalništvu
 
 PomočPomoč  IščiIšči  Seznam članovSeznam članov  SkupineSkupine  StatisticsStatistika  AlbumAlbum  DatotekeFilemanager DokumentacijaDocDB LinksPovezave   Registriraj seRegistriraj se 
  PravilaPravila  LinksBolha  PriponkePriponke  KoledarKoledar  ZapiskiZapiski Tvoj profilTvoj profil Prijava za pregled zasebnih sporočilPrijava za pregled zasebnih sporočil PrijavaPrijava 

xilinx - kombiniranje VHDL in verilog

 
Objavi novo temo   Odgovori na to temo   Printer-friendly version    www.elektronik.si Seznam forumov -> FPGA in CPLD programabilna vezja
Poglej prejšnjo temo :: Poglej naslednjo temo  
Avtor Sporočilo
trot
Član
Član



Pridružen-a: Čet 18 Jan 2007 20:25
Prispevkov: 1282
Aktiv.: 5.72
Kraj: glej fogl
PrispevekObjavljeno: Pet Nov 28, 2008 1:58 pm    Naslov sporočila:  xilinx - kombiniranje VHDL in verilog Odgovori s citatom
Imam vhdl projekt, in bi rad zraven vključil nek modul napisan v verilogu. Gledal sem neka navodila (poglavje 8), nisem pa našel konkretnega primera. Če si prav predstavljam moram naredit instance tega modula, tako kot bi to naredil če bi imel vso kodo v VHDL-ju. Tako:

Koda:

architecture Behavioral of main is
component nek_modul
   port (
      clock : in  std_logic;
      signal1 : in  std_logic;
      signal2 : in  std_logic;
      signal3 : out  std_logic_vector (7 downto 0));
end component;

begin

modul11 : nek_modul port map (clock => clock, signal1 => nek signal1, signal2 => nek_signal2, signal3 => nek_signal3);

...


Problem je tudi, ker ne vem kateri so izhodi/vhodi tega modula, ker je zadeva napisana v verilogu (moram še verilog začet študirat). Ima kdo kak primer kako se to dela?

Kaj pa preoblikovanje verilog v vhdl (najbrž obstajajo avtomatski pretvorniki), se to uporablja, je sploh potrebno?
_________________
lp, Klemen
Nazaj na vrh
Skrit Poglej uporabnikov profil Pošlji zasebno sporočilo
chaos
Član
Član



Pridružen-a: Sob 16 Sep 2006 22:12
Prispevkov: 1063
Aktiv.: 4.66
Kraj: Zagorje ob Savi
PrispevekObjavljeno: Pet Nov 28, 2008 2:22 pm    Naslov sporočila:  Re: xilinx - kombiniranje VHDL in verilog Odgovori s citatom
Tukaj imaš primer:
http://toolbox.xilinx.com/docsan/xilinx10/isehelp/ism_p_instantiating_verilog_module_mixedlang.htm

V verilogu so vhodi označeni kot input, izhodi pa kot output. Ne moreš zgrešit Wink

LP!
Nazaj na vrh
Odsoten Poglej uporabnikov profil Pošlji zasebno sporočilo
trot
Član
Član



Pridružen-a: Čet 18 Jan 2007 20:25
Prispevkov: 1282
Aktiv.: 5.72
Kraj: glej fogl
PrispevekObjavljeno: Pet Nov 28, 2008 5:39 pm    Naslov sporočila:   Odgovori s citatom
Sej ta primer je isti kot sem ga jaz že sam napisal...

V mislih sem imel en verilog modul in pretvorbo v vhdl modul. A spremenljivke v verilogu so pa tudi samo std_logic in std_logic_vector. Se pravi nobene znanosti... bom probal če res ne Wink
_________________
lp, Klemen
Nazaj na vrh
Skrit Poglej uporabnikov profil Pošlji zasebno sporočilo
agorkic
Neznanec
Neznanec



Pridružen-a: Sre 08 Apr 2009 18:13
Prispevkov: 2
Aktiv.: 0.01
Kraj: Ljubljana
PrispevekObjavljeno: Sre Apr 08, 2009 6:24 pm    Naslov sporočila:   Odgovori s citatom
Zadeva je enostavna. Lahko naredis definiras component in potem port map v tvojem programu ali pa naredis library in samo port map. Jaz sedaj raje uporabljam library, ker se znebis pisanja (in popravljanja) deklaracij komponent.

LP

Ales
Nazaj na vrh
Odsoten Poglej uporabnikov profil Pošlji zasebno sporočilo Pošlji E-sporočilo Obišči avtorjevo spletno stran
Pokaži sporočila:   
Objavi novo temo   Odgovori na to temo   Printer-friendly version    www.elektronik.si Seznam forumov -> FPGA in CPLD programabilna vezja Časovni pas GMT + 2 uri, srednjeevropski - poletni čas
Stran 1 od 1

 
Pojdi na:  
Ne, ne moreš dodajati novih tem v tem forumu
Ne, ne moreš odgovarjati na teme v tem forumu
Ne, ne moreš urejati svojih prispevkov v tem forumu
Ne, ne moreš brisati svojih prispevkov v tem forumu
Ne ne moreš glasovati v anketi v tem forumu
Ne, ne moreš pripeti datotek v tem forumu
Ne, ne moreš povleči datotek v tem forumu

Uptime: 493 dni


Powered by phpBB © 2001, 2005 phpBB Group