www.elektronik.si

trot · Objavljeno: Pet Dec 05, 2008 9:09 pm Naslov sporočila: xilinx - simulacija

Poskusil sem narediti enostavno simulacijo utripanja ledice. Naredil sem modil za utripanje ledice in modul za simulacijo. Ko zadevo poženem zadeva ne funkcionira. clk50 se spreminja, clk_div pa sploh ne, zaradi tega pa najbrž tudi ledica ne. Kaj delam narobe?

DMan · Objavljeno: Pet Dec 05, 2008 9:32 pm Naslov sporočila:

Poskusi inicializirati začetno stanje signala clk_div s tem da dodaš na konec definicije signala:

trot · Objavljeno: Sob Dec 06, 2008 12:46 pm Naslov sporočila:

Hvala, tole pa deluje.

A pa je to začetno stanje uporabno samo za simulacijo ali se tudi dejansko zapiše v fpga, kako pa?

DMan · Objavljeno: Sob Dec 06, 2008 3:00 pm Naslov sporočila:

Tole začetno stanje je pomembno samo za simulacijo. Tudi operator := je namenjen samo za simulacijo, da simulator ve od kje štartati, če ni definirano ostane na XXXXXX kot je razvidno iz tvojega zaslonskega posnetka simulacije.

Začetna stanja v FPGA pa so apriori nastavljena na '0', če jih želiš drugače, pa se uporabi Power Up Reset ali Global Reset itd. pač odvisno od proizvajalca FPGA. Poglej datasheet za tvoj target FPGA kako se naredi to. Ampak v 99% je vseeno v kakšnem stanju je FPGA na začetku.