www.elektronik.si

[madzi]

Zdravo!

Imam eno prošnjo. Bi mi lahko kdo izračunal najmanjši korak PLL ki ga zmore čip ki je v priponki? Jaz sem se nekaj trudil pa mi ne uspeva oz. dobim nerealne rezultate. Pa še nekaj. Zakaj je v enem delilniku napisan dvojni faktor? Npr.: 1/32, 1/33.

Hvala

[s56al]

Pozdrav,

Najmanjši frekvenčni korak enostavne enojne PLL zanke je odvisen od frekvence referenčnega oscilatorja in faktorja deljenja njegovega delilnika (v tvojem datasheetu poimenovan "reference divider ratio"). Najmanjši frekvenčni korak torej izračunaš: f_referenčnega_oscilatorja / max_faktor_deljenja_reference

Če ima PLL zanka tudi fiksni preddelilnik frekvence signala iz VCO (v primeru tvojega chipa 1/8), je potem minimalni frekvenčni korak za ta faktor povečan.

Ali je najmanjši izračunani frekvenčni korak tudi realno dosegljiv in obvladljiv je odvisno od aplikacije same: frekvenca VCO, potrebni faktor povratnozančnega deljenja frekvence, zahteve za fazni šum, zahteve za hitrost vnihanja povratne regulacijske zanke itd...

Preskalerji (preddeliniki) pri katerih sta navedeni dve vrednosti deljenja in sicer v praksi največkrat 2^N ter 2^N + 1 (v tvojem primeru 32 in 33) so t.i. "dual modulus" preskalerji in zahtevajo posebno povezavo z osnovnim programabilnim delilnikom v PLL chipu, ki mora tak način priklopa podpirati. Pri tvojem chipu je dual modulus preskaler že integriran, tako da si s povezovanjem ni potrebno beliti glave.

Za začetek predlagam nekaj osnovne teorije PLL, lahko kar na wikipediji:

http://en.wikipedia.org/wiki/Phase-locked_loop
http://en.wikipedia.org/wiki/Dual-modulus_prescaler

Teorija delovanja PLL zanke je lepo razložena tudi v datasheetih družine znanih (sedaj že z brado ) Motorolinih PLL chipov kot npr. MC145151, MC145152, MC145156, MC145157 ter pripadajočih dual modulus preskalerjih.

LP, Sandi

[madzi]

Saj v osnovi vem kako deluje PLL. Me je pa zmedlo saj primerjam 2 čipa. SN761672A, ki je novejše izdelave in sem pričakoval od njega malo več (manjši korak) ter TSA5512. Slednji ima manjamnjši deklariran korak 50 kHz pri Fref=3,2 MHz. SN pa ima pri preddelilniku 512 korak 2MHz pri 1024 pa 1MHz.

Torej moje računanje ni bilo tako napačno. Škoda. Sedaj pa na lov za čem boljšim.

Hvala

[s56al]

SN761672:

R_max = 1024
N_presc_fix = 8

Minimalni korak za gornji čip pri izbrani f_ref = 3,2 MHz:

df_min = f_ref / R_max * N_presc_fix = 3200 kHz / 1024 * 8 = 25 kHz

Manjši korak pomeni zaradi večjega povratnozančnega deljenja frekvence VCO in nižje referenčne frekvence komparotarja potencialno večje nevarnosti za nestabilnost ter slabše karakteristike sintetizatorja glede faznega šuma in hitrosti vnihanja povratnozančne regulacije.

LP, Sandi