www.elektronik.si Seznam forumov www.elektronik.si
Forum o elektrotehniki in računalništvu
 
 PomočPomoč  IščiIšči  Seznam članovSeznam članov  SkupineSkupine  StatisticsStatistika  AlbumAlbum  DatotekeFilemanager DokumentacijaDocDB LinksPovezave   Registriraj seRegistriraj se 
  PravilaPravila  LinksBolha  PriponkePriponke  KoledarKoledar  ZapiskiZapiski Tvoj profilTvoj profil Prijava za pregled zasebnih sporočilPrijava za pregled zasebnih sporočil PrijavaPrijava 

CPLD - verilog

 
Objavi novo temo   Odgovori na to temo   Printer-friendly version    www.elektronik.si Seznam forumov -> FPGA in CPLD programabilna vezja
Poglej prejšnjo temo :: Poglej naslednjo temo  
Avtor Sporočilo
A.B.
Član
Član



Pridružen-a: Sob 24 Jan 2009 14:50
Prispevkov: 88
Aktiv.: 0.48

PrispevekObjavljeno: Sob Feb 05, 2011 3:47 pm    Naslov sporočila:  CPLD - verilog Odgovori s citatom

Kupil sem si CPLD ploščico -> LINK . Namestil ISE 11.1 in v verilogu napisal program, ki naj bi prižgal ledico, ko sta signala na vhodih enaka:

Koda:
module prog1
(
input wire a, b,
output wire rezultat
);

wire p0, p1;

assign rezultat = p0  | p1;
assign p0 = ~a & ~b;
assign p1 = a & b;

endmodule


Program mi deluje ravno obratno - ledica se prižge, ko sta signala različna.

Mi pa napiše opozorila:
Citiram:
WARNING:NgdBuild:1012 - The constraint <INST "/" KEEP_HIERARCHY = TRUE> is
overridden on the design object maxa by the constraint <INST "/"
KEEP_HIERARCHY = TRUE>.


Citiram:
WARNING:Cpld:997 - Error during loading TIMESPEC AUTO_TS_F2F = MAXDELAY:FROM:FFS(*):TO:FFS(*):0.000 nS, the timespec parser failed to find any instance/net with an expected TNM defined in TIMEGRP FFS(*). The timing constraint will be ignored.


LP
Nazaj na vrh
Odsoten Poglej uporabnikov profil Pošlji zasebno sporočilo
chaos
Član
Član



Pridružen-a: Sob 16 Sep 2006 22:12
Prispevkov: 1063
Aktiv.: 4.98
Kraj: Zagorje ob Savi

PrispevekObjavljeno: Sob Feb 05, 2011 8:23 pm    Naslov sporočila:   Odgovori s citatom

Kdaj je ledica prižgana, je seveda odvisno tudi od tega, kako je zvezana. Preprosto povedano, če je en kontakt LEDice vezan na plus, potem se bo LEDica prižgala, ko bo izhod CPLDja nič.

LP!
Nazaj na vrh
Odsoten Poglej uporabnikov profil Pošlji zasebno sporočilo
Sadida
Član
Član



Pridružen-a: Pet 17 Apr 2009 12:53
Prispevkov: 636
Aktiv.: 3.50
Kraj: Zasavje

PrispevekObjavljeno: Ned Feb 06, 2011 1:29 pm    Naslov sporočila:   Odgovori s citatom

Ja poglej si shemo ploščice. Ledice se prižigajo z obratno logiko.
Nazaj na vrh
Odsoten Poglej uporabnikov profil Pošlji zasebno sporočilo
Pokaži sporočila:   
Objavi novo temo   Odgovori na to temo   Printer-friendly version    www.elektronik.si Seznam forumov -> FPGA in CPLD programabilna vezja Časovni pas GMT + 2 uri, srednjeevropski - poletni čas
Stran 1 od 1

 
Pojdi na:  
Ne, ne moreš dodajati novih tem v tem forumu
Ne, ne moreš odgovarjati na teme v tem forumu
Ne, ne moreš urejati svojih prispevkov v tem forumu
Ne, ne moreš brisati svojih prispevkov v tem forumu
Ne ne moreš glasovati v anketi v tem forumu
Ne, ne moreš pripeti datotek v tem forumu
Ne, ne moreš povleči datotek v tem forumu

Uptime: 47 dni


Powered by phpBB © 2001, 2005 phpBB Group