www.elektronik.si

[Glitch]

Namig, ki bo komu prihranil kaksen siv las. Pri designu neke zadeve, se je Webpacku ustavilo pri mapiranju s cudno napako, da ni mozno upostevati RLOC constraintov. WTF? OK, ze opis napake je totalno zmeden, ker nikjer ni omenjen problem pri Spartan3 in ISE 9.1, omenjen je cel kup primerov za starejso verzijo in Virtex-e.

Na koncu sem le ugotovil, da sta problematicna dva JK flip flopa, ki ju nikakor nisem mogel spraviti v design. Ah ja... kakorkoli ze, ne priporocam uporabo JK flip flopov v Spartan3. Seveda ni nujno, da bo kdo imel te probleme. Mogoce bi bilo pa vse OK, ce bi sel po obicajni poti (verilog).

[VolkD]

V čem si delal ? VHDL?

[Glitch]

Ne, ker sem recikliral star design (ki je bil narejen v ISE verzije 4 ali 5) sem najprej narisal v schematic-u. Po evaluaciji bo sledil prepis (oz. redesign) v verilog.

[Glitch]

Se nekaj, da ne bom samo kritiziral. Za brezplacno programsko opremo smo hvalezni, se bolj pa za Xilinov support kar se tice vzorcev, dobavljivosti, boardov itd. Evo: za silico.

(ampak sefa oddelka za software oz. ISE ... tega bi pa na Goli otok poslal)