www.elektronik.si

[trot]

Kako se v vhdl-ju uporablja množenje in deljenje (ima kdo kak primerček)? Tole mi javi napako "/ can not have such operands in this context". Kaj je narobe. Moram vključit še kakšno knjižnico?

ibrary IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

signal counts : std_logic_vector (7 downto 0);
counts <= counts/10;

[PeterC]

Pri VHDL-u moraš razmišljati binarno.

Deljenje je premik registra v desno.

[dragoon]

Kolikor vem delit ne zna. Moraš sam narest. Zna pa množit in seštevat odštevat.

[chaos]

Odvisno kater čip uporabljaš. Nekateri imajo že vgrajene multiplier-je, vsaj nekaj enot. Pri drugih ga moraš napisat. V CPLD množilnika ne boš spravil, vsaj 32-bitnega ne. Delilnike mislim da nima nobeden ... za 'soft' implemenatcijo išči npr. radix-2.

LP!

[trot]

Zakaj pa v ise v #language Templates" (rumena lučka) piše:

[aly]

Sintaksa te yebe

counts <= counts/10;

>10< ni std_logic_vector. vrednost 10 moraš zapisat z "00001010", pa bo šlo.

[jur]

[Glitch]

Najprej se mora človek vprašati ali bo taka operacija sploh izvedljiva v končnem vezju. V CPLD tlačit deljenje in množenje (vsaj na tak, višje abstrakten način) nekako ne "potegne".

[trot]

[jur]

Priročnike (navodila za uporabo), za VHDL. Omenjena je aritmetika in kako deluje.

Jur

[Glitch]

Zato, ker je potrebno množilnik ali delilnik najprej narediti. HW množilnik imajo samo FPGAji in še to ne vsi. Obstaja n različnih izvedb za množilnik, vsaka izveba zahteva n seštevalnikov in (ni nujno) m flip-flopov. Za delilnik je pa še huje. Lahko se zgodi, da ti bo "synthesizer" sprejel deljenje ali množenje, na koncu ti bo pa pojedel 90% CLBjev.

Mogoče sem preveč posplošil zadevo, ker ne vem točno kaj bi rad delil in množil ampak vsaj ti dve operaciji ne smeš vzeti za nekaj samoumevnega.

Aja, behavioral simulacija požre praktično vse! Post-synthesis simulacija je prvi pravi pokazatelj kaj lahko in kaj ne, ker se na lahko na nivoju generičnih elementov pokaže tudi izvedba.